面对Intel刚刚发布的Alder Lake第12代酷睿处理器，基于Zen3架构的锐龙5000在部分场景中仍有一战之力，不过，对于消费者而言，更期待的显然是Zen4。

按照目前的节奏，Zen4应该会在明年下半年登场，期间AMD可能会更新6nm Zen3+的APU以及部分基于Zen3 3D缓存技术的锐龙5000 CPU。

日前，业内人士Hans de Vries曝光了Zen 4的部分CPU设计架构细节，据说来自前不久某硬件大厂遭勒索软件攻击后泄露到黑市的机密文档。

图表概述了Zen 4的缓存部分，对比Zen3，一级指令/数据缓存大小没变，依然是32KB、关联8路，但二级缓存（指令+数据）则从512KB翻番到1MB，依旧是关联8路。

遗憾的是，三级缓存的容量未公布，看来有惊喜，上一代Zen3是每个CCD（8核Die）共享32MB。

不过可以比较12代酷睿Alder Lake体系中，Golden Cove（P核，性能核）每个核心1.25MB二级缓存，Gracemont（能效核，E核）则是每四个核心2MB，也就是二级缓存最多14MB，这意味着Zen4的物理16核(16MB L2)会再次反超。

至于11代酷睿，没有异构核心，每个核心的二级缓存是0.5MB。

通常来说一级、二级缓存在分支预测中扮演极为重要的角色，它也是IPC指标增幅的重要支撑。按照AMD此前的说法，Zen4之于Zen3的变化幅度不会小于Zen3之于Zen2，后者的IPC当时增加了19%，5nm Zen4非常可期，况且还有后发优势一说。（快科技）

标签： 二级缓存 架构 细节